- 내년 연말께 양산 목표

[디지털데일리 한주엽기자] 메모리칩을 위로 쌓아 집적도를 높인 3D 적층 낸드플래시 시대가 활짝 열릴 전망이다. 3D 적층 방식은 메모리 업체들이 집적도(용량) 확대를 위해 과거 수년간 연구개발(R&D)에 상당한 공을 들인 기술이다.

12일 관련 업계에 따르면 삼성전자와 SK하이닉스는 내년 연말부터 각각 3D 낸드플래시를 양산한다. 두 업체 모두 선행 개발을 마치고 양산성을 검증하고 있다. 삼성전자는 ‘V(Vertical, 수직)낸드’, SK하이닉스는 ‘SMArT(Stacked Memory Array Transistor, 적층 방식 메모리)’로 각각 3D 낸드플래시의 이름을 붙였다.

메모리 셀 어레이를 수평이 아닌 수직으로 쌓아올리는 3D 적층 기술이 상용화되면 낸드플래시 용량 확대에 큰 기여를 할 것이라고 전문가들은 설명했다. 지금의 노광 장비(ArF 이머전)로는 10나노 초중반대가 낸드플래시의 미세공정 한계점으로 여겨진다. 따라서 앞으로 이뤄질 2~3번의 미세공정 전환은 용량 확대보단 원가절감을 위한 칩(다이) 크기를 줄이는 용도로만 활용될 가능성이 높다. 이런 가운데 집적도를 높일 수 있는 3D 낸드플래시는 ‘용량당 비용’을 보다 낮출 수 있는 획기적인 기술이 될 수 있다는 게 전문가들의 설명이다.

삼성전자는 내년 하반기 국내 메모리 생산 라인에서 V낸드를 시험 양산한 뒤 중국 시안에 건설하고 있는 낸드플래시 공장을 V낸드 전용 생산 라인으로 꾸밀 예정이다. 이미 삼성전자는 V낸드 개발 주역인 김한수 부장에 대해 ‘초격차 메모리 기술 경쟁력 강화에 기여했다’며 자랑스런 삼성인상을 주고 올해 임원 인사에서 상무로 발탁 승진 시켰다. 한 관계자는 “내부적으로 개발된 기술의 검증을 마쳤다는 뜻”이라고 말했다.

SK하이닉스도 3D 낸드플래시 SMArT의 개발을 마쳤다. 내년 하반기 128기가비트(Gb) 멀티레벨셀(MLC) 3D 낸드플래시의 개발 샘플을 출하한다는 계획이다. 회사는 이 제품을 기존 2y나노 낸드플래시와 비교 테스트한 결과, 읽기 및 쓰기 등 여러 특성에서 동등한 결과를 얻었다고 밝혔다. R&D 과정에서 권오철 사장이 낸 개선된 적층 기술 아이디어는 세계 각국의 특허 등록으로 이어지기도 했다. SK하이닉스는 이 같은 R&D 성과를 10일(현지시각)부터 12일까지 미국 샌프란시스코에서 열린 국제전자소자회의(IEDM)에서 발표했다.

박성욱 SK하이닉스 최고기술책임자(CTO) 부사장은 “3D 낸드플래시는 각 사별로 조금씩 다른 기술로 개발이 이뤄지고 있다”며 “내년에는 정확한 윤곽이 드러날 것으로 보이는데 SK하이닉스도 양산을 위해 열심히 노력하고 있다”고 말했다.

삼성전자와 SK하이닉스 외 도시바도 3D 낸드플래시인 BiCS(Bit Cost Scalable)의 R&D 성과를 학회 등에서 공개한 바 있다. 업계 관계자는 “이르면 내년 하반기 양산에 돌입할 것으로 보이는데, 내후년부턴 3D 낸드플래시가 탑재된 다양한 전자제품을 볼 수도 있다”고 말했다.

<한주엽 기자>powerusr@ddaily.co.kr